Senior RTL Verification Engineer (SystemVerilog/UVM)
Role Description & Overview
Caraz à Paris 10 recherche un ingénieur confirmé en vérification RTL pour concevoir et exécuter des tests, et développer un framework Python générant des test benches SystemVerilog/UVM.
Le candidat idéal apporte au moins 7 ans d’expérience, une maîtrise SystemVerilog/UVM et Python, et une excellente communication en anglais. Poste en CDI, basé à Paris, avec participation à des projets NoC et SoC avancés.
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Key Details
- Date Posted: 18 Oct 2026
- Location: paris
- Employment: Permanent
- Workplace: Hybrid
- Specialism: Informatique & Technologie, Génie et Technique
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Caraz
Verified Practice / CorporateVerified accountancy practice or enterprise finance team operating across the UK economy.
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